《移位寄存器VHDL》 _ 移位寄存器的工作原理

本文目录一览：

• 1、急：VHDL设计八位移位寄存器
• 2、VHDL 串入并出移位寄存器
• 3、用VHDL描述异步复位，同步置数和移位使能8位右移移位寄存器。
• 4、跪求：用VHDL描述异步复位，同步置数和移位使能8位右移移位寄存器。
• 5、用VHDL写的一个线性移位寄存器，在用quartusⅡ 9.0 方针的时候就是不出波形，跪求大神解救，

急：VHDL设计八位移位寄存器

LIBRARY IEEE

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY SHEFT IS

PORT(CLK,CLR,D:IN STD_LOGIC;

Q:OUT STD_LOGIC_VECTOR(0 TO 7));

END ENTITY;

ARCHITECTURE BEHAV OF SHEFT IS

BEGIN

PROCESS(CLK,CLR)

BEGIN

IF CLR='0' THEN

Q="00000000";

ELSIF CLK'EVENT AND CLK='1' THEN

Q(0)=D;

Q(1 TO 7)=Q(0 TO 6);

END IF;

END PROCESS;

END BEHAV;

VHDL 串入并出移位寄存器

这个不难 你可以首先 定义一个寄存器 data（31 downto 0）输入 datain

然后在每一个clk数据datain 送入data中 然后并右移一位 最好在设置一个标志位 为你检查是否 这样送32个脉冲 然后一次 dataout《＝data这样便可以并行输出 dataout 也是32位的

用VHDL描述异步复位，同步置数和移位使能8位右移移位寄存器。

第一空填clk 'event and clk='1'(上升沿)或clk 'event and clk='0'(下降沿)；第二空填reg8(7 downto 1);错误的话，我大致看了下，reg8='0'这个应该不对，reg8是8位的，赋值应该用reg8="00000000"。其他暂时没看出来，如果编译有问题可以再沟通

跪求：用VHDL描述异步复位，同步置数和移位使能8位右移移位寄存器。

VARIABLE CQI : STD_LOGIC_VECTOR(15 DOWNTO 0);

BEGIN

IF RST = '1' THEN CQI := (OTHERS = '0'); --异步清零

ELSIF CLK'EVENT AND CLK ='1' THEN --时钟上升沿触发

IF D ="000" THEN --模式-----10进制

IF CQI 6 THEN CQI := CQI + 1;

ELSE CQI := (OTHERS = '0') ; END IF;

CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现几种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十进制，十二进制，二十四进制等......

我们以前做过这个题目了

VHDL程序和报告齐全@……

用VHDL写的一个线性移位寄存器，在用quartusⅡ 9.0 方针的时候就是不出波形，跪求大神解救，

在你的描述中，当load有效（='1'）时，信号C0~C7都是'0'，当然在随后的移位中，C0~C7也都是‘0’了。因此仿真结果是没错的。你可以改改描述，当load='1'时，让C0~C7中的某几个信号='1'而不是都为'0'试一试。